Progettare, utilizzando il simulatore di macchine a stati finiti (Finite State Machine Simulator, d-FsM), una rete sequenziale sincrona in grado di generare più sequenze temporali sulle uscite A, B e C, in dipendenza dagli ingressi W1 e W0:

La sequenza di base è ciclica (si ripete ogni 4 cicli del clock CK ( da T1 a T4). Come si osserva nei quattro casi, descritti dal diagramma temporale qui sotto riportato, la temporizzazione delle uscite B e C, attivate per la durata di un ciclo di clock, può essere variata agendo sugli ingressi W1 e W0, che ne definiscono la posizione nel tempo.

La dipendenza dagli ingressi di controllo W1 e W0 può essere descritta sinteticamente anche dalla seguente tabella:

Si supponga che gli ingressi W1 e W0 siano sincroni e possano cambiare soltanto soltanto durante il ciclo T1. L'ingresso !Reset fa ripartire la sequenza, in modo asincrono, dal ciclo T1.

Si progetti il generatore di sequenza in due versioni, come MSF di Moore e di Mealy. Si confrontino le due realizzazioni in termini di numero di stati e di funzionalità. Sono qui disponibili le tracce per entrambe le versioni: Moore e Mealy.